31b9e67ae865a695478351e9f3be4ce3

Микросхема SN74LVC74AD, ТМ2

19,80 руб.

x 19,80 = 19,80
НаличиеСрок1шт20шт50шт100шт1000шт5000шт10000шт50000шт
Склад №110-12 дней19,80руб.18,41руб.17,82руб.17,42руб.16,24руб.15,84руб.15,44руб.14,26руб.
НаличиеСрок1шт20шт50шт100шт1000шт5000шт10000шт50000шт
Склад №25-7 дней35,84руб.32,87руб.32,27руб.31,48руб.29,30руб.28,71руб.27,92руб.25,15руб.
НаличиеСрок1шт20шт50шт100шт1000шт5000шт10000шт50000шт
Склад №35 дней46,33руб.42,77руб.41,78руб.40,79руб.38,02руб.37,03руб.36,23руб.32,47руб.
НаличиеСрок1шт20шт50шт100шт1000шт5000шт10000шт50000шт
Склад №47-10 дней23,76руб.21,78руб.21,38руб.20,79руб.19,40руб.19,01руб.18,41руб.16,63руб.
НаличиеСрок1шт20шт50шт100шт1000шт5000шт10000шт50000шт
Склад №55 дней45,74руб.42,17руб.41,18руб.40,19руб.39,01руб.37,62руб.35,64руб.32,08руб.

Характеристики

SN74LVC74AD, ТМ2The SN74LVC74AD is a dual positive-edge-triggered D-type Flip-flop designed for 1.65 to 3.6V VCC operation. A low level at the preset (PRE) or clear (CLR) inputs sets or resets the outputs, regardless of the levels of the other inputs. When PRE and CLR are inactive (high), data at the data (D) input meeting the setup time requirements is transferred to the outputs on the positive-going edge of the clock pulse. Clock triggering occurs at a voltage level and is not directly related to the rise time of the clock pulse. Following the hold-time interval, data at the D input can be changed without affecting the levels at the outputs. The data I/Os and control inputs are overvoltage tolerant. This feature allows the use of these devices for down-translation in a mixed-voltage environment.

• Maximum tpd of 5.2ns at 3.3V
• Latch-up performance exceeds 250mA per JESD 17
• Green product and no Sb/Br

Микросхемы / Логические микросхемы / Микросхемы ТТЛ (серия 74)
Корпус: 14-SOIC (0.154», 3.90mm Width), инфо: Логический элемент ТТЛ триггер D-типа с не инверсным х 2 КМОП кристалл, примечание: ТМ2